파운드리 수율(Yield)의 모든 것

수율이 무엇이며, 수율이 왜 중요한지에 대한 이야기하고자 합니다. 

▣ 1% 수율이 수조 원 수익을 가르는 이유

반도체 뉴스를 볼 때마다 빠짐없이 등장하는 단어가 있습니다. 바로 '수율(Yield)'입니다.

 

"삼성전자 3nm GAA 공정 수율 60% 돌파", "TSMC 수율 우위로 엔비디아 물량 독식"과 같은 기사를 쉽게 볼 수 있죠.

 

파운드리 산업에서 수율은 단순한 품질 지표를 넘어 기업의 생존과 천문학적인 수익성을 결정짓는 가장 핵심적인 열쇠입니다.

 

도대체 수율이란 무엇이며, 왜 1~2%의 수율 차이에 반도체 기업들의 운명이 엇갈리는지 정리해 보도록 하겠습니다.

 

1. 수율(Yield)의 기본 개념과 계산법

반도체에서 수율(Yield)이란 한 장의 동그란 원형 실리콘 판(웨이퍼, Wafer)에서 생산된 전체 칩(Die) 중 실제 양품(정상 작동하는 칩)이 차지하는 비율(%)을 의미합니다.

 

수율을 공식으로 표현하면 다음과 같습니다.

수율(%) = (최종 테스트를 통과한 정상 칩 수/ 웨이퍼 한 장에 설계된 전체 칩 수) x100

 

 

◎ 과수원 비유로 이해하는 수율

   사과나무 100그루에서 사과 1,000개를 수확했다고 가정해 봅시다.

• 그중 흠집이 없고 맛있어서 시장에 낼 수 있는 사과가 800개라면 수율은 80%입니다.
• 나머지 200개는 썩거나 흠집이 나서 버려야 하는 불량품(Loss)입니다.

농부 입장에서 농약값, 물값, 인건비(고정 비용)는 1,000개를 키울 때 똑같이 들었습니다. 따라서 버리는 사과가 적고 상등품 사과(양품)가 많을수록(수율이 높을수록) 농가의 수익은 폭발적으로 늘어나게 됩니다.

 

2. 반도체 수율의 2가지 종류: 넷다이(Net Die)와 웨이퍼 수율

반도체 공정에서 말하는 수율은 크게 두 단계로 나뉩니다.

구분	웨이퍼 공정 수율 (Line Yield)	다이 수율 (Die Yield / Chip Yield)
의미	웨이퍼 투입 대비 깨지지 않고 공정을 마친 웨이퍼 비율	완성된 웨이퍼 1장 내부에서 정상 작동하는 칩의 비율
주요 원인	장비 고장, 웨이퍼 파손, 공정 오염	먼지(파티클), 회로 미세 결함, 노광 오차

∴ 일반적으로 언론이나 산업계에서 "파운드리 수율이 60%다"라고 말할 때는 두 번째인 다이 수율(Die Yield)을 뜻합니다.

 

3. 수율이 파운드리 기업의 수익성을 좌우하는 3가지 이유

수율은 파운드리 기업의 손익분기점(BEP)을 결정짓는 핵심 변수입니다.

 

① 마진 폭발: 고정비는 동일, 매출은 수율에 직결

    반도체 제조 라인(Fab)을 짓고 운영하는 데는 천문학적인 비용(EUV 장비, 전력, 화학물질, 인건비 등)이 고정비로 들어갑니다. 웨이퍼 한 장을 공정에 투입해 가공하는 비용은 수율이 10%든 90%든 똑같습니다.

• 웨이퍼 1장 가공 비용: $10,000 (약 1,300만 원) 가정
• 웨이퍼 1장당 칩 생산 가능 개수: 100개 (칩 1개당 목표 판매가 $200)
• 수율 50%일 때: 양품 50개 생산 → 매출 $10,000  →  이익 $0 (본전)
• 수율 80%일 때: 양품 80개 생산  →  매출 $16,000  →  이익 $6,000 (마진율 37.5%)

 수율이 50%에서 80%로 30%p 상승했을 뿐인데, 기업의 영업이익은 0원에서 6,000달러로 폭등합니다. 이것이 파운드리 기업들이 수율 1% 올리기에 목숨을 거는 이유입니다.

 

② 팹리스 고객사 유치 (신뢰도와 단가 경쟁력)

   엔비디아, 애플, 퀄컴 같은 팹리스 기업들은 칩 생산을 맡길 때 '단가'와 '납기 준수'를 가장 중요하게 봅니다.

• 수율이 낮은 파운드리는 칩 단가가 올라갈 수밖에 없어 가격 경쟁력을 잃습니다.
• 수율이 낮으면 주문받은 물량을 제때 만들어주지 못해 고객사의 신제품 출시 일정에 차질을 줍니다.
• 결국 수율이 높은 파운드리(예: TSMC)로 빅테크 고객들의 주문이 쏠리는 '승자독식' 현상이 발생합니다.

③ 램프업(Ramp-up) 속도가 결정하는 선점 효과

   새로운 미세 공정(예: 3nm → 2nm을 세계 최초로 개발했더라도, 빠르게 수율을 60~70% 이상으로 끌어올리는 '램프업(수율 안정화)'에 실패하면 적자를 면치 못합니다. 초기 골든 타임에 수율을 잡아야 초기 프리미엄 단가를 적용받아 투자금을 회수할 수 있습니다.

 

4. 왜 첨단 공정(3nm, 2nm)으로 갈수록 수율 잡기가 힘들까?

회로 선폭이 나노미터(nm) 단위로 얇아질수록 수율을 올리는 난이도는 지수함수적으로 높아집니다.

1. 머리카락 1만 분의 1 크기의 먼지(파티클): 초미세 공정에서는 눈에 보이지도 않는 미세한 먼지 입자 하나만 회로에 떨어져도 칩 전체가 합선되거나 끊겨 불량이 됩니다.
2. EUV Multi-Patterning의 복잡성: 회로를 수십 겹으로 쌓아 올리는 노광 과정에서 단 0.1nm의 오차만 발생해도 트랜지스터가 정상 동작하지 않습니다.
3. 새로운 구조 도입 (FinFET $\rightarrow$ GAA): 삼성전자가 3nm부터 도입한 GAA(Gate-All-Around) 기술처럼 칩의 3차원 구조가 변경될 때마다 공정 조시(Tuning)를 처음부터 다시 잡아야 하므로 초기 수율 확보에 시간이 걸립니다.

5. 포스팅 요약

• 수율(Yield): 웨이퍼 한 장에서 나오는 전체 칩 중 정상 작동하는 양품의 비율
• 수익성 영향: 고정 비용은 동일하므로 수율 상승분은 그대로 영업이익으로 직결됨
• 산업적 의미: 높은 수율은 원가 경쟁력과 납기 신뢰도를 의미하며, 빅테크 고객사 수주의 핵심 기준이 됨

▣ 참고 문헌 (References)

1. West, C. (2023). The Economics of Wafer Fabrication: Yield, Cost, and Advanced Packaging. IEEE Transactions on Semiconductor Manufacturing, 36(2), 210-218.
2.  
3. 삼성전자 반도체 뉴스룸 (2023). [반도체 백과사전] 웨이퍼 하나에서 유효 칩을 최대화하는 '수율'이란?.