반도체 공정: Leading-edge Process vs Legacy Process

Leading-edge Process(선단 공정) vs Legacy Process(성숙 공정):
나노(nm) 경쟁과 알짜배기 수익성 이야기

반도체 뉴스는 하루가 멀다 하고 "2나노(nm) 최첨단 선단 공정 경쟁", "TSMC와 삼성전자의 파운드리 패권 싸움"을 조명합니다.

 

하지만 전 세계 반도체 생산량의 절반 이상을 차지하며 묵묵히 고수익을 올리는 알짜배기 영역은 다름 아닌 성숙 공정(Legacy Process)입니다.

 

이번에는 최첨단 기술의 결정체인 선단 공정(Leading-Edge)과 실속형 효자인 성숙 공정(Legacy)의 차이, 나노(nm) 미세화의 경제학, 그리고 레거시 공정이 끝없이 돈을 버는 수익성 구조에 대해 정리해 보겠습니다.  

1. 한눈에 보는 선단 공정(Leading-edge Process) vs 성숙 공정(Legacy Process) 

반도체 공정에서 나노(nm) 숫자는 트랜지스터 게이트의 선폭을 의미하며, 숫자가 작을수록 칩 크기가 작아지고 성능과 전력 효율이 극대화됩니다. 일반적으로 7nm 미만을 '선단 공정', 28nm 이상을 '레거시 공정'으로 분류합니다.

2. 선단 공정과 성숙 공정의 차이점 

① 선단 공정 (Leading-Edge Process): "극강의 성능, 천문학적 비용"

• 개념: 7nm 이하 미세 공정으로, 한정된 칩 면적에 수백억 개의 트랜지스터를 집적하여 최상의 연산 성능과 초저전력을 구현합니다.
• 핵심 기술: 대당 2,000억 원~4,000억 원에 달하는 EUV(극자외선) 노광 장비와 3차원 입체 구조 트랜지스터(FinFET, GAA(Gate-All-Around)) 기술이 필수적입니다.
• 주요 용도: 엔비디아 B200/H100 등 AI 데이터센터 GPU, 애플 A/M 시리즈 메인 AP, 최첨단 서버 CPU.
• 장단점: 성능은 압도적이지만, 공장 건설비(팹당 20조~30조 원)와 칩 설계비(3nm 기준 칩당 7,000억 원)가 비싸 상당한 자본 리스크를 감수해야 합니다.

② 성숙 공정 (Legacy Process): "검증된 안정성, 압도적 가성비"

• 개념: 28nm 이상의 공정으로, 이미 수십 년간 기술 안정성과 수율이 검증된 실속형 반도체 제조 기술입니다.
• 핵심 기술: DUV(심자외선) 노광 장비와 기존 평면(Planar) 트랜지스터 회로 구조를 사용합니다.
• 주요 용도: 전력관리칩(PMIC), 차량용 미세컨트롤러(MCU), 디스플레이구동칩(DDI), 이미지센서(CIS), 아날로그 반도체(ADC/DAC 등).
• 장단점: 성능 향상폭은 제한적이지만, 이미 공장 감가상각이 끝나 생산 단가가 매우 낮고 영업이익률이 높습니다.

3. 한눈에 비교하는 선단 공정 vs 성숙 공정 요약표

구분	선단 공정 (Leading-Edge)	성숙 공정 (Legacy Node)
회로 선폭 기준	7nm, 5nm, 3nm, 2nm 이하	28nm, 45nm, 65nm, 90nm, 180nm 이상
핵심 노광 장비	EUV( Extreme Ultraviolet, 극자외선)	DUV(Deep Ultraviolet, 심자외선), KrF, ArF
트랜지스터 구조	FinFET, GAA (Gate-All-Around)	Planar FET (평면 구조)
팹(Fab) 건설 비용	20조 원 ~ 30조 원 이상 (초고위험)	과거 투자가 완료되어 감가상각 완료 상태
칩 설계 비용 (R&D)	수천억 원 ~ 1조 원 수준	수십억 원 ~ 수백억 원 수준
주요 타깃 시장	AI 데이터센터, 프리미엄 스마트폰, 슈퍼컴퓨터	전기차, 가전, 산업용 기기, 모바일 부품
대표 파운드리	TSMC, 삼성전자, 인텔	TSMC, UMC, 글로벌파운드리스, SMIC, DB하이텍

 

4. '레거시(성숙) 공정'의 반전 수익성: 왜 노후된 공정이 효자일까?

 

일반적으로 "오래된 기술은 마진이 적다"고 생각하기 쉽지만, 반도체 파운드리 시장에서 성숙 공정은 '현금 창출기(Cash Cow)' 역할을 합니다. 그 이유는 크게 3가지입니다.

1. 감가상각의 마법 (CAPEX 리스크 Zero) 반도체 공장은 초기 건설과 장비 도입비(감가상각비)가 전체 비용의 70% 이상을 차지합니다. 성숙 공정 라인은 이미 10~20년 전에 설비 투자가 끝나 감가상각비가 '0'에 가깝습니다. 따라서 웨이퍼를 찍어낼 때 들어가는 순수 재료비와 인건비만 제외하면 매출의 상당 부분이 그대로 높은 영업이익으로 남습니다.
   
2. 모든 기기에 들어가는 필수 다품종 부품 최신 스마트폰 1대에는 3nm 메인 AP 칩이 1개 들어가지만, 전력을 관리하는 PMIC, 카메라 센서(CIS), 터치 IC, Wi-Fi 칩 등 레거시 공정 기반 칩은 30~50개 이상 들어갑니다. 전기차 1대에는 이러한 레거시 반도체가 1,000개 이상 탑재됩니다.
   
3. 압도적으로 높은 수율(Yield) 선단 공정은 공정이 워낙 예민해 초기 수율(합격품 비율)을 잡아 올리는 데 수년이 걸리고 비용이 수조 원 넘게 듭니다. 반면 성숙 공정은 십수 년간 완벽히 안정화되어 수율이 95~99%에 달하므로 버리는 웨이퍼가 거의 없습니다.

💡 글로벌 이슈: 중국의 '레거시 반도체 싹쓸이' 전략

      미국의 대중국 반도체 제재로 최첨단 EUV 장비를 들여올 수 없게 된 중국(SMIC 등)은 성숙 공정(28nm 이상) 팹을
     공격적으로 확장하고 있습니다. 세계 레거시 반도체 공급망을 중국이 독점할 경우 글로벌 자동차 및 가전 산업이
     휘둘릴 수 있어 새로운 통상 패권 갈등의 축으로 떠오르고 있습니다.

5. 정리하며

• 선단 공정(7nm 이하): 초고성능 AI/모바일 칩을 만드는 첨단 영역으로, 기술력과 천문학적 자본력의 상징.
• 성숙 공정(28nm 이상): 전력·센서·차량용 칩을 만드는 검증된 영역으로, 감가상각이 끝나 최고의 영업이익률을 자랑하는 알짜배기.

기술적 화려함은 '선단 공정'이 이끌고, 파운드리 기업의 실속과 안정적인 현금 흐름은 '성숙 공정'이 받쳐주는 상호보완적 생태계입니다.

▣ 참고.

칩설계비용분석 (by. 인터내셔널비즈니스스트래티지(IBS), 전자신문 2018년 기사 참고함)

• 3나노 공정 칩 설계 비용: 최소 5500억원에서 최대 1조7000억원(최대는 GPU 설계시).
• 7나노 칩 설계 비용:  2억9780만달러
• 28나노 평면형 칩 설계 비용: 평균 5130만달러
• 핀펫 기술이 적용되는 7나노 칩은 2억9780만달러로 설계 비용이 6배 가까이 껑충 뛰어오른다. 

반도체 칩 설계에는 설계자산(IP) 검증, 아키텍처 설계, 검사, 물리검증, 소프트웨어 내장, 시제품 제작 등에 비용이 들어갑니다.